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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
Block RAM and FIFO Switching Characteristics
Table 57: Block RAM and FIFO Switching Characteristics
Symbol
Description
-3
Speed Grade
-2 -1
-1L
Units
Block RAM and FIFO Clock-to-Out Delays
T RCKO_DO and T RCKO_DO_REG (1) Clock CLK to DOUT output
(without output register) (2)(3)
Clock CLK to DOUT output
1.60
0.60
1.79
0.66
2.08
0.75
2.36
0.83
ns, Max
ns, Max
(with output register) (4)(5)
T RCKO_DO_ECC and
T RCKO_DO_ECC_REG
Clock CLK to DOUT output with ECC
(without output register) (2)(3)
Clock CLK to DOUT output with ECC
2.62
0.71
2.89
0.77
3.30
0.86
3.73
0.94
ns, Max
ns, Max
(with output register) (4)(5)
T RCKO_CASC and
T RCKO_CASC_REG
Clock CLK to DOUT output with Cascade
(without output register) (2)
Clock CLK to DOUT output with Cascade
2.49
1.29
2.77
1.41
3.18
1.58
3.61
1.79
ns, Max
ns, Max
(with output register) (4)
T RCKO_FLAGS
Clock CLK to FIFO flags outputs (6)
0.74
0.81
0.91
0.98
ns, Max
T RCKO_POINTERS
Clock CLK to FIFO pointers
outputs (7)
0.90
0.98
1.09
1.21
ns, Max
T RCKO_SDBIT_ECC and
T RCKO_SDBIT_ECC_REG
T RCKO_PARITY_ECC
T RCKO_RDADDR_ECC and
T RCKO_RDADDR_ECC_REG
Clock CLK to BITERR (with output register)
Clock CLK to BITERR (without output register)
Clock CLK to ECCPARITY in ECC encode only
mode
Clock CLK to RDADDR output with ECC
(without output register)
Clock CLK to RDADDR output with ECC
0.62
2.21
0.86
0.73
0.76
0.68
2.46
0.94
0.79
0.82
0.76
2.84
1.06
0.90
0.92
0.82
3.23
1.18
1.00
1.02
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
(with output register)
Setup and Hold Times Before/After Clock CLK
T RCCK_ADDR /T RCKC_ADDR
T RDCK_DI /T RCKD_DI
T RDCK_DI_ECC /T RCKD_DI_ECC
ADDR inputs (8)
DIN inputs (9)
DIN inputs with block RAM ECC in standard mode (9)
DIN inputs with block RAM ECC encode only (9)
0.47/
0.27
0.84/
0.30
0.47/
0.30
0.68/
0.53/
0.29
0.95/
0.32
0.52/
0.32
0.75/
0.62/
0.32
1.11/
0.34
0.59/
0.34
0.85/
0.66/
0.34
1.26/
0.36
0.68/
0.36
0.97/
ns, Min
ns, Min
ns, Min
ns, Min
0.30
0.32
0.34
0.36
DIN inputs with FIFO ECC in standard mode (9)
0.77/
0.30
0.87/
0.32
1.02/
0.34
1.16/
0.36
ns, Min
T RCCK_CLK /T RCKC_CLK
T RCCK_RDEN /T RCKC_RDEN
T RCCK_REGCE /T RCKC_REGCE
T RCCK_RSTREG /T RCKC_RSTREG
T RCCK_RSTRAM /T RCKC_RSTRAM
Inject single/double bit error in ECC mode
Block RAM Enable (EN) input
CE input of output register
Synchronous RSTREG input
Synchronous RSTRAM input
0.90/
0.27
0.31/
0.26
0.18/
0.25
0.22/
0.23
0.32/
0.23
1.02/
0.28
0.35/
0.27
0.19/
0.27
0.24/
0.24
0.36/
0.24
1.20/
0.29
0.41/
0.30
0.22/
0.31
0.28/
0.26
0.41/
0.27
1.56/
0.29
0.44/
0.31
0.24/
0.33
0.31/
0.27
0.46/
0.29
ns, Min
ns, Min
ns, Min
ns, Min
ns, Min
DS152 (v3.6) March 18, 2014
Product Specification
www.xilinx.com
44
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